与外部设备、存储器的连接和数据交换都一定要通过接口设备来实现，前者被称为I/O接口，而后者则被称为存储器接口。存储器通常在通过系统总线把I/O电路和外围设备联系在一起。比如SATA，它是Serial ATA的缩写，即串行ATA。这是一种完全不同于并行ATA的新型硬盘接口类型，由于采用串行方式传输数据而得名。SATA总线使用嵌入式时钟信号，具备了更强的纠错能力，与以往相比其最大的不同之处在于能对传输指令（不单单是数据）进行全方位检查，假如发现错误会自动矫正，这在很大程度上提高了数据传输的可靠性。串行接口还具有结构相对比较简单、支持热插拔的优点。

  这组地址信号定义了cpu的最大内存寻址空间为4GB。在地址周期的第一个子周期中，这些Pin传输的是交易的地址，在地址周期的第二个子周期中，这些Pin传输的是这个交易的信息类型。

  此信号由ICH（南桥）输出至cpu的信号。它是让cpu在Real Mode（线兆字节）地址空间，当超过1 Mbyte位空间时A20M＃为Low，A20被驱动为0而使地址自动折返到第一个1Mbyte地址空间上。

  当这个信号被宣称时说明在地址信号上的数据是有效的。在一个新的交易中，所有Bus上的信号都在监控ADS#是否有效，一但ADS#有效，它们将会作一些相应的动作，如：奇偶检查、协义检查、地址译码等操作。

  这两个Clock大多数都用在供应在Host Bus上进行交易所需的Clock。

  这个信号大多数都用在宣称一个总线的延迟通过任一个总线代理，在这个期间，当前总线的拥有者不能做任何一个新的交易。

  这个信号大多数都用在对系统总线使用权的仲裁，它必须被连接到系统总线的适当Pin 。当BPRI#有效时，所有其它的设备都要停止发出新的请求，除非这个请求正在被锁定。总线所有者要从始至终保持BPRI#为有效，直到所有的请求都完成才释放总线］ （I/O） Bus Select（总线选择）

  这些信号线是数据总线主要负责传输数据。它们提供了cpu与NB（北桥）之间64 Bit的通道。只有当DRDY#为Low时，总在线的数据才为有效，否则视为无效数据。

  这些信号大多数都用在指示数据总线的极性，当数据总在线的数据反向时，这些信号应为Low。这四个信号每个各负责16个数据总线.DBSY# （I/O） Data Bus Busy（数据总线忙）

  当总线拥有者在使用总线时，会驱动DBSY#为Low表示总线在忙。当DBSY#为High时，数据总线］# （I/O） Data Parity（数据奇偶校验）

  当DRDY#为Low时，指示当前数据总在线的数据是有效的，若为High时，则总在线］# （I/O） Data Strobe

  这个信号为一cpu输出至ICH（南桥）的信号。当cpu内部浮点运算器发生一个不可遮蔽的浮点运算错误时，FERR#被cpu驱动为Low。

  这个信号用于设定GTLn Bus的参考电压，这个信号一般被设为Vcc电压的三分之二。

  这个信号为一ICH输出至cpu的信号。当cpu出现浮点运算错误时需要此信号响应cpu。IGNNE#为Low时，cpu会忽略任何已发生但尚未处理的不可遮蔽的浮点运算错误。但若IGNNE#为High时，又有错误存在时，若下一个浮点指令是FINIT、FCLEX、FSAVE等浮点指令中之一时，cpu会继续执行这个浮点指令但若指令不是上述指令时cpu会停止执行而等待外部中断来处理这个错误。

  这个信号为一由ICH输出至cpu的信号，与Reset功能上非常类似，但与Reset不同的是cpu内部L1 Cache和浮点运算操作状态并没被无效化。但TLB（地址转换参考缓存器）与BTB（分歧地址缓存器）内数据则被无效化了。INIT＃另一点与Reset不同的是cpu必须等到在指令与指令之间的空档才会被确认，而使cpu进入启始状态。

  这个信号为一由ICH输出对cpu提出中断要求的信号，外围设备需要处理数据时，对中断控制器提出中断要求，当cpu侦测到INTR为High时，cpu先完成正在执行的总线周期，然后才开始处理INTR中断要求。

  当cpu的温度传感器侦测到cpu的温度超过它设定的最高度温度时，这个信号将会变Low，相应的cpu的温度控制电路就会动作。

  这个信号通常由ICH（南桥）发给cpu，来告诉cpu电源已OK，若这个信号没有供到cpu，cpu将不能动作。

  这些信号由cpu接到NB（北桥），当总线拥有者开始一个新的交易时，由它来定义交易的命令。

  当Reset为High时cpu内部被重置到一个已知的状态并且开始从地址0FFFFFFF0H读取重置后的第一个指令。cpu内部的TLB（地址转换参考缓存器）、BTB（分歧地址缓存器）以及SDC（区段地址转换高速缓存）当重置发生时内部数据全部都变成无效。

  这个信号一般由cpu拉到地，在主机板上的作用主要是来告诉主机板cpu是不是第一次插入。若是第一次插入它会让你进CMOS对cpu进行重新设定。

  当cpu进入省电模式时，ICH（南桥）将发出这个信号给cpu，让它把它的Clock停止。

  当TRDY#为Low时，表示目标已经准备好，可以接收数据。当为High时，Target没有准备好。

  这些讯号大多数都用在设定cpu的工作电压，在主机板中这些信号必须被提升到最高3V。

  这个信号将会连接一颗电阻到地，大多数都用在内部颜色调色板DAC。这颗电阻的阻值一般为169奥姆，精度为1％。

  这个信号连接NB（北桥）与显示器，这个Clock属于I睠接口，它与DDCA_DATA组合使用，用于读取显示器的数据。

  这个信号连接NB（北桥）与显示器，这个Data与Clock 一样也属于I睠接口，它与DDCA_CLK组合使用，用于读取显示器的数据。

  这个信号说明Master是不是能够接受先前以低优先权请求的要读取的数据。当RBF#为Low时，中裁器将停止以低优先权去读取数据到Master。

  这个信号说明Master是不是能够准备接受从核心控制器的快写数据。当WBF#为Low时，中裁器将停止这个快写数据的交易。

  这组信号有三BIT，可以组成八组，每组分别表示当前总线 （I/O） AD Bus Strobe 0（地址数据总线选通）

  这个信号能够给大家提供2X的时序为AGP，它负责总线# （I/O） AD Bus Strobe 0（地址数据总线选通）

  这个信号能够给大家提供4X的时序为AGP，它负责总线 （I/O） AD Bus Strobe 1（地址数据总线选通）

  这个信号能够给大家提供2X的时序为AGP，它负责总线# （I/O） AD Bus Strobe 1（地址数据总线选通）

  这个信号主要为SBA［7:0］提供时序，它总是由AGPn Master驱动。

  这个信号在AGPn 协议中不使用，但是它用在PCI协议中由操作系统来管理。关于PME#的详细定义请参加PCI协议规范。

  从AGP发展来看，有1X、2X、4X和8X四种模式，每种模式所使用的电压也不完全一样，那AGP控制器怎么知到你插的是怎样的显卡呢？是通过这个信号来告诉AGP Control的。用这个信号来设定当前显卡所需的电压。

  这个信号说明AGPn Master已经准备好当前交易所需的数据，它只用在写操作，AGP Master不允许插入等待状态。

  这个信号说明AGPn Target已经准备好整个交易所需要读的数据，这个Target可以插入等待状态。

  这个信号在AGP交易时不使用。对于快写方式，当STOP#为Low时，停止当前交易。

  在AGP交易时不使用。在快写方式，当在一个交易不能完成时，它就会被使用。

  这个信号用于向中裁器请求当前总线使用权为开始一个PCI orn AGP交易。

  当中裁器收到Initiator发出请求后，若当前总线为空闲，中裁器就会通过GNT#把总线控制权交给Initiator。

  当一个交易开始时，提供命令信息。在AGPn Master做写交易时，提供有效的位信息。

  SCMDCLK与SCMDCLK#是差分时钟输出对，地址和控制信号都在这个两个Clock正负边沿的交叉点采样。每个DIMM共有三对。

  当这些信号有效时，表示一个Chip已被选择了，每个信号对应于SDRAM的一行。

  这个些信号定义了在每个内存行中哪个Bank被选择。Bank选择信号和内存地址信号联合使用可寻址到内存的任何单元。

  当在写周期有效时，在内存中传输的数据被屏蔽。在这八个信号中每个信号负责八根数据线］ （I/O） Data Strobe（数据选通）

  这些信号大多数都用在捕获数据。这八个信号每个信号负责八根数据线］ （O） Clock Enable（时钟允许）

  这个信号在上电时对内存进行初始化，它们也能够适用于关闭不使用的内存数据行。

  在地址阶段完成后一个频率，或是所有写入交易的数据阶段期间，在IDRY#被驱动到僭态后一个频率，由Initiator驱动。所有读取交易的数据阶段期间，在TRDY#被驱动到僭态后一个频率，它也

  会被目前所寻址的Target驱动。在地址阶段完成后的一个频率，Initiator将PAR驱动到高或低态，以保证地址总线］与四条指令/位组致能线］是偶同位（Even Parity）。

  由Initiator驱动，在AD Bus上传输地址时，用来表示当前要动作的指令。在ADn Bus上传输数据时，用来表示在目前被寻址之Dword 内将要被传输的字节，以及用来传输数据的数据路径。

  当重置信号被驱动成低态时，它会强迫所有PCI组态缓存器Master及Target状态机器与输出驱动器回到初始化状态。RST#可在不同步于PCI CLK边缘的状况下，被驱动或反驱动。RST#的设定也将其它的装置特定功能初始化，但是这主题超出PCI规格的笵围。所有PCI输出信号必须被驱动成最初的状态。通常，这表示它们必须是三态的。

  是由目前的Initiator驱动，它表示交易的开始（当它开始被驱动到低态时）与期间（在它被驱动支低态期间）。为了碓定是不是已经取得总线拥有权，Master必须在同一个PCI CLK信号的上边缘，取样到FRAME#与IRDY#都被反驱动到高态，且GNT#被驱动到低态。交易可以是由在目前的Initiator与目前所寻址的Target间一到多次数据传输组成。当Initiator准备完成最后一次数据阶段时，FRAME#就会被反驱动到高态。

  Initiatorn 备妥被目前的Bus Master（交易的Initiator）驱动。在写入期间，IRDY#被驱动表示Initiator准备接收从目前所寻址的Target传来的资料。为了确定Master已经取得总线拥有权，它必须在同一个PCI CLK信号的上升边缘，取样到FRAME#与IRDY#都被反驱动到高态，且GNT#被驱动到低态。

  Target备妥被目前所寻址的Target驱动。当Target准备完成目前的数据阶段（数据传输）时，它就会被驱动到低态。如果在同一个PCI CLK信号的上升边缘，Target 驱动TRDY#到低态且Initiator驱动IDRY#到低态的话，则此数据阶段便告完成。在读取期间，TRDY#被驱动表示Target正在驱动有效的数据到数据总线上。在写入期间，TRDY#被驱动表示Target准备接收来自Master的资料。等待状态会入到目前的资料阶段里，直到取样到TRDY#与IRDY#都被驱动到低态为止。

  Target驱动STOP#到低态，表示希望Initiator停止目前正在进行的交易。

  该信号有效时，表示驱动它的设备已成为当前防问的目标设备。换言之，该信号的有效说明总在线某处的某一设备已被选中。如果一个主设备启动一个交易并且在6个CLK周期内设有检测到DEVSEL#有效，它必须假定目标设备没能反应或者地址不存在，从而实施主设备缺省。

  IDSEL是PCI装置的一个输入端，并且在存取某个装置的组态缓存器期间，它用来选择芯片。

  这是在一个单元（Atomic）交易序列期间（列如：在读取/修改/写入操作期间），Initiator用来锁定（Lock）目前所寻址的Target的。

  表示管理者要求使用总线，此为一对一之信号，每一管理者都有与其相对应之REQ#信号。

  表示管理者对总线使用之要求已被同意，此为一对一之信号，每一管理者都有与其相对应之GNT#信号。

  这个信号与SATARBIAS一样外接一颗与GND相接的电阻，为SATA提供一个电压偏置。

  当IDE Device要做一个DMA读写动作时，就会驱动这个信号向南桥发DMnA请求。

  当有USBn Device过电流时，这个信号会拉Low，告知南桥有过电流发生。

  上面两个信号线为系统管理总线，以南桥为控制中心，对主机板的一些Device进行读写操作，如倍频IC、SPD等等。这两个信号在外部一定要通过电阻进行Pull High。

  此Pin为施密特触发器输入，当这个为Low（有效时），通过索引孔把磁头定位起始磁道。

  这个Pin大多数都用在选择打印机模式，为High时，表示打印机被选择。打印有两种模式可以被设定ECP和EEP。

  这个信号用于Modem控制输入，这个功能能通过读握手状态寄存器Bit 4来测试。